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產業技術評析

從國際大展看晶片異質整合封裝技術發展趨勢
發表日期:2019-06-26
作者:楊啟鑫(工研院)
摘要:
SEMI為全球性的產業協會,致力於促進微電子、平面顯示器及太陽光電等產業供應鏈的整體發展,其會員涵括上述產業供應鏈中的設計、製造、封測及設備材料等,該協會每年定期在全球各地協同當地相關產業鏈共同舉辨國際Semicon論壇。

全文:

一、前言
 

SEMI為全球性的產業協會,致力於促進微電子、平面顯示器及太陽光電等產業供應鏈的整體發展,其會員涵括上述產業供應鏈中的設計、製造、封測及設備材料等,該協會每年定期在全球各地協同當地相關產業鏈共同舉辨國際Semicon論壇,包括臺灣Semicon Taiwan、美國Semicon West及日本Semicon Japan等,其中中國大陸之Semicon China自1988年首次在上海舉辦以來,已成為中國大陸最重要的半導體大展,會員囊括全球半導體製造領域主要的設備及材料廠商,此外,因當地眾多系統組裝加工產業,帶動當地IC需求快速上升,至今中國大陸已成為全球最大IC市場,故成為全球IC產業發展重要觀測展會之一。
 

二、中國大陸為全球最大IC市場,IC自給率仍不足
 

中國大陸擁有全球最大的IC市場,達全球IC需求量的一半以上,中國大陸IC市場2018~2023之年複合成長率為8%,而中國大陸自製IC之年複合成長率為15%,以成長率而言,中國大陸自製IC之成長率較市場成長率高。另外,中國大陸自製IC比重占中國大陸IC市場將由2018年15.3%提升至2023年的20.5%。同時,中國大陸IC設計業近年快速發展,使得2018年中國大陸晶圓代工市場成為全球成長最快區域,年成長率達41%。
 

圖1 中國大陸IC市場及其自製晶片趨勢圖

資料來源:IC Insights (2019/03)
圖1 中國大陸IC市場及其自製晶片趨勢圖
 

三、物聯網晶片整合封裝解決方案
 

物聯網之應用少量多樣,輕薄短小及省電已成大多穿戴式及手持式裝置所必需,國際大廠日月光集團長期專注在以系統級封裝技術結合其載板開發經驗,將多顆IC主被動元件整合在微小區塊中,以達微型化及省電目的,而中國大陸本土第一大封測廠江蘇長電在針對手機整合晶片技術方面則持續開發,包括晶片直接堆疊,再以打線整合方式作系統級封裝(System in package, SiP),用在SSD及應用處理器方面;而載板模組之SiP技術,則是整合通訊相關元件以達微型化目的;整合天線之AIP-SiP技術,主要是為未來5G通訊需求作準備;長電過去併購星科金朋,亦有研發能量在扇出型封裝eWLB SiP技術,用以整合RF/PMIC/MEMS等晶片模組;此外,其使用混合式Hybrid(覆晶結合打線技術)之SiP技術方面,主要是針對應用於整合被動元件之Power模組;另外,長電也有特定客制化SiP方面則是依客戶需求整合ASIC/MCU/MEMS/IR等元件,用在未來健康照護及車用相關應用等;而高階汽車及伺服器高階晶片整合方面,則是開發覆晶之fcBGA技術整合高階晶片。最後,在SiP主要製程技術方面,長電亦研發高密度表面黏著技術(Surface-mount technology, SMT)製程,欲以低成本方式將主被動元件SiP在板子或類載板上,此為目前Apple Watch的SiP方式;而分離及選擇式之電磁波遮蔽(EMI Shielding)製程可以選擇性電磁防護特定的元件;此外,雙面模封及磨薄製程可以充份利用板子的空間,並以磨薄降低厚度。
 

圖2 中國大陸大廠江蘇長電之SiP技術

資料來源:JCET(2018/11)
圖2 中國大陸大廠江蘇長電之SiP技術
 

四、AI及高速運算相關應用之晶片整合封裝解決方案
 

目前在全球AI應用快速成長趨勢下,高速運算需求增加快速,是故國際封測大廠皆爭相開發高速運算晶片封裝技術,舉例而言,日月光/矽品將邏輯及記憶體晶片整合在矽中介層上,以提高晶片整合效能,同時因晶片切割後再整合能降低前段晶片製程成本,亦可達到客戶需降低晶片成本目的,而長電在高階AI及高速運算(High Performance Computing, HPC)晶片整合封裝部份以覆晶封裝fcBGA為主,現階段其晶片大小(Die Size)能作到30x30 mm^2,而封裝大小則能達到65x65 mm^2,未來持續朝向更大的Die size及封裝大小開發,預期2020年Die size將可達45x45 mm^2,而封裝大小將可達80x80 mm^2,另外,載板部份也持續朝向較薄的coreless開發,現階段載板厚度約200 um,預期2019年coreless之載板厚度將可達100 um,此外,亦朝向更小接腳距離(Bump pitch及Ball pitch)作開發。
 

然而,針對高階HPC/AI晶片使用矽中介層及扇出型封裝技術部份,目前HPC/AI晶片整合除使用大面積覆晶封裝技術FCBGA整合在載板方式外,更高階的晶片整合方式採用更小線寬線距及整合大面積晶片的矽中介層封裝,如AMD的VEGA 10晶片、百度AI晶片、Google AI晶片、NVIDIA Tesla P/V100及Xilinx AI晶片等,其採用的便是在被動的矽中介層晶片上整合邏輯及記憶體晶片,其重佈線層之線寬線距可達小於2/2 um,其封裝面積更大到55x55 mm^2以上。矽中介層因需使用昂貴的TSV矽穿孔技術,而使得整體的封裝成本上升,大廠因而開始研發將矽穿孔拿掉的更低成本的封裝技術,如日月光開發的Fan-out Chip on Substrate(FOCoS)技術及台積電的InFO(Integrated Fan-out)及更大面積的InFO on Substarte(InFO_oS)技術,其重佈線層之線寬線距雖無法作到像矽中介層這麼細,但大多可以達到2/2 um等級,而重佈線層層數亦可達到3層,但這部份仍需克服低良率問題,是故大多仍在開發狀態。
 

實際應用案例方面,聯發科試圖採用台積電InFO_oS上載板之扇出型封裝技術來作先進製程晶片的分割再整合,設計階段便將較大顆晶片分割成較小晶片進行前段生產,可提升前段晶片製程的良率同時降低前段晶片成本,再使用InFO_oS技術將小晶片整合在重佈線層上,相較於使用矽中介層整合,因較簡化製程(不需TSV及u-bump等技術),故可達降低成本目的。
 

圖3 使用矽中介層封裝晶片之產品

資料來源:Techsearch (2019/03)
圖3 使用矽中介層封裝晶片之產品
 

五、結論
 

因應全球人工智慧暨物聯網終端產品快速興起,晶片整合技術因能提升效能及降低成本而顯得更重要,目前中國大陸封測廠針對物聯網消費性終端產品封裝解決方案上,主要是將晶片整合封裝技術結合SMT或是打線/覆晶技術,仍是以板子端為主,整合在重佈線層的技術相對較少且較不成熟,因其線寬線距較窄及各種翹曲問題而導致製程難度較高,低良率反應出高成本是急需解決的問題;而針對人工智慧及高速運算封裝解決方案上,中國大陸目前本土封測大廠在高階晶片技術方面仍以大面積覆晶封裝(Flip Chip Ball Grid Array, FCBGA)為主,矽中介層及其他取代方案之技術仍掌握在臺系及美系大廠手中,如台積電之矽中介層技術及InFO_oS(Integrated Fan-out on Substrate)技術,日月光之載板上作扇出型封裝(FO_on_ Substrate)技術,或美系大廠Intel之EMIB(Embedded Multi-die Interconnect Bridge)技術等,是故在晶片整合技術供給端與中國大陸本土業者形成差異化互補關係,預期中國大陸當地業者要追趕此技術仍需三年以上時間開發及驗證。但不可忽略的是,中國大陸本土三大封測廠在過去幾經併購國際大廠後,其封測技術大幅度進步,亦積極開發自家之晶片整合專利及製程,在其當地政策及設計業者帶動下,勢必加速其封測產業發展,將縮短與國際及臺灣一線大廠技術差距。
 

(本文作者為工研院產科國際所執行產業技術基磐研究與知識服務計畫產業分析師)


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更新日期:2019-04-25

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