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產業技術評析

小晶片(Chiplet)模式帶動國際IDM及晶圓大廠開發高階晶片異質整合技術
發表日期:2022-10-12
作者:楊啟鑫(工研院)
摘要:
小晶片模式主要有同質整合及異質整合等兩種模式,同質模式是相對原先的大晶片SoC(System on Chip)而言,小晶片是將SoC設計成兩顆至多顆晶片,再用高階晶片整合技術「黏」起來;而小晶片異質模式則是將不同類型的晶片(如邏輯晶片、記憶體晶片...等)以高階晶片整合模式進行整合,主要是因不同類型晶片不能在相同晶圓製程進行製造,是故需以高階晶片異質整合技術進行晶片整合,達到提高晶片效能目的。

全文:

一、前言
 

小晶片模式主要有同質整合及異質整合等兩種模式,同質模式是相對原先的大晶片SoC(System on Chip)而言,小晶片是將SoC設計成兩顆至多顆晶片,再用高階晶片整合技術「黏」起來,這樣做的好處是能提高先進製程晶片良率,雖仍需額外花費晶片異質整合的費用,但相較昂貴的先進製程晶片,整體費用仍是降低的;而小晶片異質模式則是將不同類型的晶片(如邏輯晶片、記憶體晶片…等)以高階晶片整合模式進行整合,主要是因不同類型晶片不能在相同晶圓製程進行製造,是故需以高階晶片異質整合技術進行晶片整合,達到提高晶片效能目的。

自從2010年開始,在FPGA設計大廠Xilinx及Altera需求下,晶圓廠便逐漸開發小晶片整合的2.5D高階封裝技術,而在當時先進製程晶片大約開發到28奈米,當時市場對2.5D高階封裝技術需求仍非常少,然而自28奈米之後,由於先進製程的光罩費用快速上升,同時先進製程開發難度增加,導致先進製程晶片更為昂貴,加上半導體先進製程逐漸面臨摩爾定律瓶頸,故台積公司、Intel及三星電子等先進製程大廠紛紛投入開發先進封裝技術以提高其先進製程晶片之效能及附加價值,因而更加提高小晶模式的需求,參考Transparency Market Research研究報告,2020年全球小晶片市場規模為1.1億美元,預期未來2031年市場規模將達到472億美元,年複合成長率(CAGR)達40.9%;主要成長動能來自高階消費晶片及高速運算晶片HPC運算需求、伺服器晶片等高階晶片需求所致。
 

二、全球晶圓及IDM大廠高階晶片異質整合技術
 

(一)台積公司開發3DFabric異質整合平台整合前後段製程

台積公司為國際晶圓代工大廠,其營業模式不與設計業及IDM客戶競爭,故在該公司下單之客戶遍及全球,台積公司為滿足各種客戶需求,因而開發出多樣化先進封測產品線,台積公司最早從矽中介層技術CoWoS(Chip-on-Wafer-on-Substrate)切入封測領域至今已超過十餘年,而後發展成CoWoS-S STAR(Standard Architecture)的矽中介層封裝技術,可用暨有相對較成熟的型態與穩定的良率,快速幫客戶進行產品驗證並大量生產,達到節省測試載具之費用,此技術持續朝向更大的封裝面積進行研發,預期在2023年將達到4倍光罩的封裝面積。此外,台積公司亦開發CoWoS-R(RDL Interposer)技術,以去掉矽中介層中的矽穿孔來達到降低整體CoWoS封裝的成本效益,因受限RDL本身較薄導致容易斷線的特性,故其製作難度較高,整體封裝尺寸會較CoWoS-S來得小。最後台積公司在近年亦研發出CoWoS-L(LSI+RDL Interposer)的結構,意即在矽中介層中加入具主動元件的LSI(Local Silicon Interconnect)層來提升晶片設計及封裝整體的彈性。綜觀上述,在晶片功能持續增加趨勢下,客戶設計的整體晶片尺寸愈來愈大,導致各種矽中介層技術將持續朝向更大的封裝面積發展。

此外,2015年台積公司考量CoWoS大多用於高速運算晶片,故改良封裝結構而成為扇出型封裝InFO(Integrated Fan-out)製程且成本較低,並主要鎖定消費性電子晶片及相關應用產品,後續亦導入蘋果手機及蘋果手錶的應用處理器中,而後InFO又陸續發展出整合在RDL上的InFO-R及整合在高密度(其上RDL之Line/Space達0.4/0.4 um)的矽連接層之InFO-L技術。在射頻元件整合方面,由於手機通訊晶片在5G滲透率逐漸提高趨勢下,手機品牌大廠如Apple、三星、小米等亦紛紛推出自家5G手機,然而主要區別在於頻段,包含中階的Sub 6GHz手機與高階的毫米波(mmWave)手機等,而台積公司亦開發自家InFO封裝技術進行5G毫米波之射頻前端(RF FEM)布局,高頻5G毫米波甚至未來6G所需的AiP(Antenna in Package)技術,是提高毫米波晶片效能的重要關鍵。

在台積公司開發完後段CoWoS及InFO先進封裝技術後,台積公司從後段晶片整合封裝跨入前段晶片3D堆疊製程技術,企圖從前段到後段製程優化晶片效能及成本,前段晶圓技術包含晶圓廠前段3D(FE 3D)整合的SoIC(System on Integrated Chips)晶片堆疊技術,又因晶片堆疊時不同晶片是否相同大小而區分為相同晶片大小的WoW(Wafer on Wafer)堆疊及不同晶片大小的CoW(Chip on Wafer)等兩種堆疊方式,而此前段3D作出來外觀則與SoC無異,是故仍要透過後段封裝來完成整體晶片製作過程。

台積公司將其前後段晶片整合技術,歸納並發表3DFabric技術平台,而此技術平台則是為客戶提供從前段3D到後段3D的完整晶片3D整合布局,提供客戶在設計時便可依其效能及成本需求選擇自己需要的技術解決方案,此外,台積公司因具備多樣化客戶及產品屬性,加以該公司已開發先進封測技術逾十年以上,故台積公司能在晶片整合技術大幅領先全球,並為其先進製程增加極高的附加價值,加上其晶圓良率控制得宜,因而能持續保持製程領先,與其對手先進製程晶片更加拉開技術差距,SoIC技術已用於2022年AMD最新技術的3D V-Cache小晶片產品中,預期將大幅提高AMD的晶片運算效能。

(二)英特爾從2D朝向3D發展高階晶片整合技術

英特爾為全球先進製程的三家晶圓大廠之一,而在先進製程面臨摩爾定律微縮瓶頸挑戰下,使得先進製程晶片變得非常昂貴,故大廠紛紛開發先進封測技術,以減緩終端產品使用先進製程之成本壓力,同時亦能以晶片異質整合方式提高晶片效能,而英特爾與台積公司一樣,積極開發晶片整合相關技術,包括從較簡單的單一晶片封裝技術,以及多晶片水平整合的EMIB(Embedded Multi-Die Interconnect Bridge)技術,而在3D晶片堆疊方面也開發FOVEROS技術等,未來將持續開發的高密度混合鍵結(Hybrid Bonding)技術等,值得注意的是,愈高階晶片整合技術通常伴隨著晶片接點I/O數上升及其單位面積晶片接點密度提高,其晶片整合後效能亦會愈好,但晶片整合成本亦會相對較昂貴。

EMIB為英特爾較早開發的水平整合封裝技術,且英特爾積極將其EMIB技術用在自家各種FPGA產品中,例如2016年的FPGA產品Stratix 10 FPGA Family發展到2019年更多小晶片整合的Agilex產品,值得注意的是,除了晶片整合封裝技術外,英特爾也開發自家的小晶片AIB(Advanced Interface Bus)連接介面,來達成小晶片用EMIB封裝技術橫向連接的訊號橋樑。

英特爾於2019年CES上提出自家研發的Foveros 3D垂直晶片封裝技術,為CPU處理器引入3D晶片堆疊結構,而且能整合不同功能及用途的晶片,相關產品Lakefield從2019年下半年開始陸續推出。Co-EMIB則是將EMIB封裝和Foveros 3D封裝技術結合在一起,共同實現高頻寬、低功耗及提供更高的I/O密度,Co-EMIB能讓兩個或多個Foveros元件高速互連,達到甚或超越SoC性能,而後英特爾便接續發表擁有更靈活的3D堆疊技術的Foveros Omni技術,強調連接凸點間距能降至25微米,並採用晶片與晶片連結與模組化設計,提供靈活且高效能3D堆疊技術,而最新 Foveros Direct 技術則是 Foveros Omni 的補充技術,連接凸點間距將低於10 微米,且採用直接的銅對銅接合,此技術將大幅提升3D堆疊的密度,同時大幅提高晶片整合效能,此外,Foveros Omni與Foveros Direct技術預估將於 2023年後量產問世。

(三)三星積極開發各種3D晶片整合的立方體(Cube)技術

三星電子為全球前三大持續開發先進製程晶片的製造商,該公司亦積極開發高階晶片整合技術以提高晶片效能,三星電子開發先進封測技術主要分為兩種模式,分別是自己廠內開發及與專業封測廠共同研發,自己廠內開發的部份則著重在自家記憶體產品,如高頻寬記憶體(HBM ; High Bandwidth Memory)所需之3D-IC晶片堆疊技術等,此外,三星亦協同委外的專業封測廠進行技術與產能合作布局。

在消費性產品方面,三星電子除了用覆晶PoP(Package-on-package)方式進行手機應用處理器與記憶體堆疊整合外,亦積極研發較低成本的面板級扇出型封裝技術,同時導入自家手機及手錶晶片的處理器中,該項技術能降低耗電及減少晶片厚度,以利放入手機及穿戴裝置中,適合用於空間受限之電子終端產品當中。

此外,因三星電子為全球記憶體大廠,其自家高階高頻寬記憶體大多需採用3D記憶體晶片堆疊技術,用以提高記憶體頻寬及效能,是故三星電子擅於開發各種晶片3D堆疊技術,並整合出對應各種產品之立方體(Cube)堆疊技術,包括記憶體直接堆疊之X-Cube技術、與封測廠合作開發之矽中介層技術I-Cube技術、與封測廠合作開發的純RDL銅繞線重布線層之R-Cube技術、採用混合不同材料之混合載板(Hybrid substrate)進行開發的H-Cube技術等,未來將分別用於消費性產品、記憶體產品及高階伺服器產品等合適之成本及效能的應用。
 

三、結論
 

隨著晶片持續朝向先進製程發展,先進製程晶片之光罩費用愈加昂貴,晶片製程亦需更先進設備進行量產,因而大幅提高晶片成本及售價,過去看似昂貴的矽穿孔封裝技術,在晶片持續微縮使得晶片成本持續大幅提高的趨勢下,先進封裝費用占整體晶片費用的比重正逐漸下降,這也是為何在先進製程晶片中,許多設計業者願意採用小晶片分割設計模式,以提高整體晶片的生產良率,並再額外花費先進封測如2.5D/3D封裝費用進行晶片整合,以此方式降低整體晶片成本的原因,也因此國際晶圓/IDM大廠積極開發各種小晶片整合技術(如表1)。而除了高階高速運算及伺服器晶片採用小晶片設計模式外,APPLE及英特爾之高階桌上型電腦處理器晶片亦開始採用小晶片設計,並結合3D封裝方式進行晶片整合,足見因應先進製程晶片成本快速上升,同時為提高晶片效能,先進製程晶片已開始需要小晶片設計與封裝進行產品整合,以持續提高效能滿足終端客戶需求,達到成本效能最佳化效益。
 

表1 國際晶圓/IDM大廠開發高階晶片整合技術之重點項目
國際晶圓/IDM大廠開發高階晶片整合技術
國際大廠 台積公司 英特爾 三星電子
重點技術 3DFabric技術整合平台 EMIB/Foveros技術 立方體(Cube)技術
技術內容 從晶圓後段製程朝前段製程開發3D-IC 晶片水平整合與垂直整合技術 發展各種晶片所需的立方體封裝技術

資料來源:工研院產科國際所ITIS研究團隊(2022/10)
 

(本文作者為工研院產科國際所執行產業技術基磐研究與知識服務計畫產業分析師)


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更新日期:2020-04-08

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