終端產品發展趨勢，由過去西元2000年前，電子終端產品仍以桌電跟筆電等為大宗，因其產品體積較大，是故對微型化的系統級封裝技術需求不高；而在西元2010年後，因終端消費性智慧型手機及平板當道，其體積較桌電及筆電小，但功能及效能卻日益增加(如指紋辦識、AP速度、感測器..等)，是故除了原本由設計業開發的系統單晶片(SoC)技術以外，亦開始有較系統單晶片低成本卻可達到整合元件效能的系統級封裝技術(SiP ; System in package )，而從2015年市場上已逐漸出現許多穿載或連網裝置興起，步入萬物聯網的初始階段，其中智慧手環為時下代表性產品之一，其外形又比手機來的小(Small Form Factor)，且大多同時將感測器元件整合進產品中，這意謂著對系統級封裝技術的整合需求度逐漸提高，而整合感測器原本就是系統單晶片技術難以達成的事情，更能突顯物聯網時代來臨時，系統級封裝技術的重要程度。

由於智慧型手機在近年已扮演電子終端產品重要成長動能，不論在產品產值、產量及成長率方面，都較桌電及筆電市場表現好，是故被視為電子產品的大金牛，智慧型手機新技術或者新趨勢變化亦同時牽動整個產品供應鏈的轉變，如扇出型封裝技術導入智慧型手機的應用處理器便是一例。

扇出型封裝技術具有許多成本及效能優勢，比方說在手機應用處理器傳統用覆晶堆疊封裝技術(Flip Chip Package on package)進行邏輯晶片及記憶體晶片堆疊，若改用扇出型封裝技術因其底層邏輯晶片不需載板，整體封裝便可節省20%以上厚度，符合智慧型手機薄型化的優點；另外，也因不需載板，是故在製程良率表現不錯前提下，也有節省成本的好處；而由於扇出型封裝直接到印刷電路板上，其散熱表現也較載板好等優點，也因以上種種因素，近年各種扇出型封裝技術逐漸發展出來，如台積電的InFO技術、矽品的NTI技術、Amkor的SWIFT及SLIM技術、DECA的M-series技術等，而2016年更是扇出型發展技術普及化的第一年，由臺灣晶圓代工製造大廠台積電扮演由前段晶片製造到後段先進封測技術開發先鋒的角色，首先開發出可量產的高階晶圓級扇出型封裝技術並整合其16奈米晶片導入蘋果iPhone7手機應用處理器晶片封裝中，並帶領全球第一線手機領導大廠導入使用此封裝技術以增加手機處理器效能，預期未來其他國際手機應用處理器晶片設計大廠如高通、聯發科及海思等亦會相繼將此封裝技術導入其手機晶片中。

系統級封裝及模組(SiM ; System in module)技術，都可以達到整合的目的，但差別在於效果不同，微型化的程度亦不同，成本亦不同。系統級封裝主要是在封測廠如日月光、矽品等進行，其製程精密度約在1~50um，是為載板級(Substrate Level)製程；而系統級(System Level或Board Level)模組則主要是在系統廠如環電、鴻海等進行，其精密度約在20um~100um，且主要以SMT技術將元件置於PCB板上(Chip on board)，是為Board Level製程，當然精密度不同所反應的成本亦不同，此考驗著系統廠如何在有限的區域範圍內，同時搭配封裝廠技術，開發出符合成本及微型化預算的終端產品。若比較由IC設計公司主導的系統級單晶片(SoC ; System on Chip)、由封測廠主導的系統級封裝及由系統廠主導的系統級模組技術，都可以達到整合的目的，但三者中系統單晶片是效能及功耗表現最好及封裝最小的方式，由IC設計公司設計完系統單晶片後交由晶圓廠如台積電、聯電進行製造，但因設計成本昂貴及上市需時較長，是故較不符合現今物聯網中低價位產品如穿載裝置等需求，而由系統廠所主導的Board level模組雖具成本低、設計較彈性及上市時間短等優勢，但因其效能、功耗及微型化程度表現較差，與SoC形成強烈對比，是故亦不能完全符合物聯網需求；折衷之道乃是系統級封裝技術，既兼顧效能，同時達到節省成本。當然，這三種方式都需看不同物聯網終端產品的需求作決定，而系統級封裝也因終端產品需求而逐漸興起。

系統級封裝技術主要可從載板級和晶圓級封裝技術兩方向談起，載板級SiP主要是源自過去系統廠印刷電路板上模組發展演變而來，由於載板線寬線距較印刷電路板密，順應終端產品持續朝向輕薄短小化發展趨勢下，載板級SiP則逐漸由封裝廠開發出解決方案，或甚至與系統模組廠共同開發，如環電與日月光的合作模式則屬此類。但也因載板雖可作系統整合，但其線寬線距及晶片整合密度整體而言不若晶圓級封裝小，是故在高階產品晶片整合方面則會採用扇出型封裝技術，相信在未來的高階穿戴裝置如高階智慧型手錶等會逐漸看到用扇出型封裝技術整合的產品出現。

那麼，到底什麼是扇出型封裝呢？中國大陸此技術領導大廠星科金朋(2015年已併入江蘇新潮科技集團)認為扇出型封裝是將扇入型封裝再加以延伸，利用模封區域(Mold Area)讓晶片的I/O得以在晶片以外的空間布線，也因此會多出一塊扇出型區域(Fan-out area)，這樣的好處是，讓I/O不再局限在有限的空間，造成I/O的間距過小，組裝到PCB的良率變差。另外，在扇入型封裝(Fan-in WLP)的部份，只有裸晶這種單一晶片的封裝解決方案，但在扇出型封裝的解決方案中，提供了水平並排及立體堆疊等不同的晶片封裝整合方案，這讓晶片間的整合更為便利，也符合現在物聯網時代如智慧型手錶等所需的小體積封裝趨勢，達到用封裝方式解決晶片整合的問題。而臺灣晶圓代工大廠台積電於2014年宣布該公司要作InFO(Intergrated Fan-Out，扇出型整合封裝)封裝解決方案，該公司對扇出型封裝的定義為：對單一個晶片封裝而言，由扇入型(WLCSP；Wafer level CSP)向外延伸，使得能容納更多的I/O數；而對多晶片封裝而言，整合同質及異質晶片進入單一封裝體中的整合解決方案。

過去扇出型封裝市場主要產品集中在封裝大小在8*8mm以下產品，如無線基頻系統單晶片封裝、電源管理晶片及射頻晶片封裝等，而在此領域產品扇出型封裝除了具有使晶片效能提升及封裝厚度較薄型化等的優勢外，亦具有成本上的優勢；未來在終端產品對低成本高整合度需求下，大於12*12封裝大小的產品持續導入扇出型封裝技術，如智慧型手機應用處理器晶片(約15*15 mm^2)、繪圖晶片(GPU，約40*40 mm^2)甚至現場可程式化的閘陣列裝置(FPGA，約40*40~80*80 mm^2)等產品推動下，扇出型封裝技術將持續突破技術瓶頸，朝大封裝面積等高階產品發展，這亦意味著將持續侵蝕原本使用覆晶封裝的晶片市場，及與覆晶封裝技術搭配使用的載板市場。

因物聯網終端產品晶片異質整合需求提升，使得扇出型持續朝多晶片大封裝尺寸邁進，而由於扇出型晶圓級製程面積使用率較低(因晶片皆為方型，製程中晶圓面積使用率<85%，面板製程面積使用率>95%)，在加速生產週期及降低成本考量下，國際大廠如韓國三星電子、中國江蘇長電等，其技術開發方向已由晶圓級製程轉向面板級(Panel)扇出型封裝製程，建議臺灣大廠布建自家扇出型封裝專利，且朝向面板級低成本封裝技術開發，並集結國內封測廠或設計業共同製訂製程及設備材料等標準規格，使臺灣成為領導標竿。

在終端產品價格快速下降，同時也要求產品性能及封裝成品輕薄短小的今日，扇出型封裝型態便應運而生，甚至如世界級晶圓代工大廠，早年便開始切入後段封測，便是因為他們早一步看到未來客戶的需求，希望能提前封測廠以一站式的方式降低成本並同時以後段封裝方式提高晶片整合度，達到終端產品的需求。

若依製程載具的不同，可將扇出型封裝分成三類，分別是矽晶圓(Silicon Wafer)、載板(Substrate)及玻璃(Glass)，而製程載具形狀則是分成圓形及方形等兩類。依晶片與重布線層(RDL)的先後順序，可分成先晶片(Chip First)及後晶片(Chip Last)等兩類製程。上述分類都有大廠開發，如新科金朋與NANIUM原本是最主要的晶圓級扇出型封裝(FOWLP)大廠，然而如日月光、矽品以及台積電也都已進入這些領域開發，從專利、期刊論文等都有跡可循。目前已知愈來愈多廠商因為TSV的成本過高的原因，轉而向扇出型封裝技術發展，eWLB(Chip First)已不再是唯一的FOWLP平台，雖然該技術發展已久且接近成熟，Chip Last的製程因在保護晶片良率上對封測廠較有利，也是封測廠正在開發的技術，因此扇出型封裝自2015年起，已由原本少數幾家廠商研發的春秋時代，正式進入各自表態的戰國時代，各家公司都慢慢會有自己的技術見解，但低成本及高效能高度整合的趨勢，卻仍是不變的大原則。

因終端產品走勢趨向高精密度封裝，晶圓級封裝抬頭，使得載板為基礎的封裝比重由2010年的51%降低到2015年的39%，而晶圓級封裝(不需載板)則是由2010年不到2%提升至2015年26.7%。在封裝產業伴隨終端產品演進的過程中，載板廠不應僅被動地將公司定位在零組件供應商，而是將公司定位在主動提供客戶以載板為基礎的整體封裝解決方案上，建議朝向封裝解決方案布建自家IP技術，並與封裝廠建立各種載板產品與封裝技術搭配的解決方案，掌握客戶及趨勢並提前布局，才能讓載板產業在產業變遷過程中找到產品定位基礎。

(本文作者為工研院IEK ITIS計畫產業分析師)

更新日期：2020-04-08